惱人的 FPGA Circuit

呵呵～ FPGA 的 Clock-tree 有時候也是挺惱人的 小豬爸這一陣子都在設計系統的 FPGA 電路， 快被 Clock signal jitter 給搞翻了～ 結果豬爸爸一下子 Top-down 設計一遍， 不行～ 再來個 Bottom-Up 在一遍～ 就這樣來來回回已經重新設計三次了～ 還是有些許問題～ 看來豬爸爸還是暫時把 LCD Panel 的控制電路拿掉好了～ 先把系統搞起來再來搞 UI-Display 的問題